基于多级协同混淆的硬件IP核安全防护设计

摘要：

传统硬件混淆从物理级、逻辑级、行为级等进行单层次混淆,没有发挥多级协同优势,存在安全隐患.该文通过对物理版图、电路逻辑和状态跳变行为的关系研究,提出多级协同混淆的硬件IP核防护方法.该方案首先在自下而上协同混淆中,采用虚拟孔设计版图级伪装门的方式进行物理-逻辑级混淆,采用过孔型物理不可克隆函数(PUF)控制状态跳变的方式实现物理-行为级混淆;然后,在自上而下协同混淆中,利用密钥控制密钥门进行行为-逻辑级混淆,利用并行-支路混淆线的方法完成行为-物理级混淆;最后提出混淆电路在网表的替换机制,设计物理-逻辑-行为的3级协同混淆,实现多级协同混淆的IP核安全防护.ISCAS-89基准电路测试结果表明,在TSMC 65 nm工艺下,多级协同混淆IP核在较大规模测试电路中的面积开销占比平均为11.7％,功耗开销占比平均为5.1％,正确密钥和错误密钥下的寄存器翻转差异低于10％,所提混淆方案可有效抵御暴力攻击、逆向工程、SAT等攻击.

关键词：硬件安全、IP核防护、硬件混淆、多级协同

所属期刊栏目：43

分类号：TP309;TP331(计算技术、计算机技术)

资助基金：国家自然科学基金;浙江省省属高校基本科研业务费专项资金;宁波市公益性计划;宁波市自然科学基金

在线出版日期：2021-09-22（万方平台首次上网日期，不代表论文的发表时间）

页数：共8页

页码：2458-2465