大整数乘法器的FPGA设计与实现

摘要：

大整数乘法是公钥加密中最为核心的计算环节,实现运算快速的大数乘法单元是RSA,ElGamal,全同态等密码体制中急需解决的问题之一.针对全同态加密(FHE)应用需求,该文提出一种基于Sch?nhage-Strassen算法(SSA)的768 kbit大整数乘法器硬件架构.采用并行架构实现了其关键模块64k点有限域快速数论变换(NTT)的运算,并主要采用加法和移位操作以保证并行处理的最大化,有效提高了处理速度.该大整数乘法器在Stratix-V FPGA上进行了硬件验证,通过与CPU上使用数论库(NTL)和GMP库实现的大整数乘法运算结果对比,验证了该文设计方法的正确性和有效性.实验结果表明,该方法实现的大整数乘法器运算时间比CPU平台上的运算大约有8倍的加速.

关键词：全同态加密、现场可编程门阵列、大数乘法、GMP库

所属期刊栏目：41

分类号：TN918.91;TN492

资助基金：国家自然科学基金61571246;江苏省研究生科研与实践创新计划项目KYCX17-1920

在线出版日期：2019-08-19（万方平台首次上网日期，不代表论文的发表时间）

页数：共6页

页码：1855-1860