一种低延迟的3维高效视频编码中深度建模模式编码器

摘要：

为了更好地对3D视频中深度图进行编码,该文将3维高效视频编码(3D-HEVC)标准新引入了深度建模模式(DMMs),新模式在提高了编码质量的同时改进了原有算法的复杂度.在设计DMM-1编码器电路时,传统架构电路的编码周期均较长,只能满足较低分辨率和帧率的视频实时编码要求.为了进一步提高3D-HEVC中DMM-1编码器的性能,该文对DMM-1算法架构进行了研究,针对其中楔形块评估无数据相关性的特点,提出了一种5级流水线架构的DMM-1编码器硬件电路,以期能够降低一个深度块编码所需的编码周期,并使用Verilog HDL进行实现.实验表明:该架构与Sanchez等人(2017年)的工作相比,以电路门数增加约1568门为代价,可减少至少52.3％的编码周期.

关键词：3维高效视频编码、深度图、帧内预测、深度建模模式算法、Verilog

所属期刊栏目：41

分类号：TN47;TN919.81(微电子学、集成电路（IC）)

资助基金：国家自然科学基金61474036;教育部IC设计网上合作研究中心项目JSGG20170413153845042

在线出版日期：2019-07-24（万方平台首次上网日期，不代表论文的发表时间）

页数：共8页

页码：1625-1632