近阈值电压下可容错的末级缓存结构设计

摘要：

近阈值电压技术通过降低晶体管的电源电压来降低芯片能耗和提升能效.但是,近阈值电压技术会在Cache中引起大量位错误,严重影响末级缓存的功能.针对近阈值电压下超过1％的位错误率造成的Cache故障问题,该文提出一种基于传统6T SRAM单元的可容错的末级缓存结构(FTLLC).该策略对缓存条目中的错误进行了低错纠正和多错压缩,提高了Cache中数据保存的可靠性.为了验证FTLLC的有效性,该文在gem5中实现了该结构,并运行了SPEC CPU2006测试集进行仿真实验.结果表明,对于650 mV电压下65 nm工艺的末级缓存,FTLLC与Concertina压缩机制相比在4-Byte粒度下末级缓存可用容量增加了24.9％,性能提高了7.2％,末级缓存的访存缺失率下降了58.2％,而面积和能耗开销仅有少量增加.

关键词：近阈值电压、容错Cache、纠错码、压缩机制

所属期刊栏目：40

分类号：TP302.8(计算技术、计算机技术)

资助基金：国家自然科学基金61672384;教育部人文社科项目16YJCZH014;湖北省自然科学基金2016CFB466;中央高校基本科研业务费WUT:2016III028,2017III028-005;湖北省技术创新专项重大项目2017AAA122

在线出版日期：2018-11-28（万方平台首次上网日期，不代表论文的发表时间）

页数：共8页

页码：1759-1766