面向全同态加密的有限域FFT算法FPGA设计

摘要：

大数乘法是全同态加密算法中一个不可或缺的单元模块,也是其中耗时最多的模块,设计一个性能优良的大数乘法器有助于推进全同态加密的实用化进程.针对SSA大数乘法器的实现需求,该文采用可综合Verilog HDL语言完成了一个16×24 bit有限域FFT算法的FPGA设计,通过构建树型大数求和单元和并行化处理方法有效提高了FFT算法的速度.与VIM编译环境下的系统级仿真结果比较,验证了有限域FFT算法FPGA设计的正确性.

关键词：全同态加密、大数乘法、有限域快速傅里叶变换、现场可编程门阵列

所属期刊栏目：40

分类号：TN918.91;TN79

资助基金：国家自然科学基金61571246;南通大学杏林学院自然科学基金13010538 The National Natural Science Foundation of China61571246;The Natural Science Foundation of Xinglin College of Nantong University13010538

在线出版日期：2018-01-17（万方平台首次上网日期，不代表论文的发表时间）

页数：共6页

页码：57-62