40 nm CMOS工艺下的低功耗容软错误锁存器

摘要：

为了降低集成电路的软错误率,该文基于时间冗余的方法提出一种低功耗容忍软错误锁存器.该锁存器不但可以过滤上游组合逻辑传播过来的SET脉冲,而且对SEU完全免疫.其输出节点不会因为高能粒子轰击而进入高阻态,所以该锁存器能够适用于门控时钟电路.SPICE仿真结果表明,与同类的加固锁存器相比,该文结构仅仅增加13.4%的平均延时,使得可以过滤的SET脉冲宽度平均增加了44.3%,并且功耗平均降低了48.5%,功耗延时积(PDP)平均降低了46.0%,晶体管数目平均减少了9.1%.

关键词：软错误、单粒子翻转、单粒子瞬态、加固锁存器

所属期刊栏目：39

分类号：TN432(微电子学、集成电路（IC）)

资助基金：国家自然科学基金61574052, 61371025, 61474036, 61674048;安徽省自然科学基金1608085MF149 The National Natural Science Foundation of China61574052, 61371025, 61474036, 61674048;The Natural Science Foundation of Anhui Province1608085MF149

在线出版日期：2017-07-04（万方平台首次上网日期，不代表论文的发表时间）

页数：共8页

页码：1464-1471