基于FPGA的LDPC码编译码器联合设计

摘要：

该文通过对低密度校验(LDPC)码的编译码过程进行分析,提出了一种基于FPGA的LDPC码编译码器联合设计方法,该方法使编码器和译码器共用同一校验计算电路和复用相同的RAM存储块,有效减少了硬件资源的消耗量.该方法适合于采用校验矩阵进行编码和译码的情况,不仅适用于全并行的编译码器结构,同时也适用于目前广泛采用的部分并行结构,且能够使用和积、最小和等多种译码算法.采用该方法对两组不同的LDPC码进行部分并行结构的编译码器联合设计,在Xilinx XC4VLX80 FPGA上的实现结果表明,设计得到的编码器和译码器可并行工作,且仅占用略多于单个译码器的硬件资源,提出的设计方法能够在不降低吞吐量的同时有效减少系统对硬件资源的需求.

关键词：数字通信系统、LDPC码、编码器、译码器

所属期刊栏目：34

分类号：TN911.22

资助基金：国家自然科学基金60972046;新一代宽带无线移动通信网重大专项2009ZX03003-011,2010ZX03003-003;通信网信息传输与分发技术重点实验室开放课题ITU-U1007资助课题

在线出版日期：2012-04-27（万方平台首次上网日期，不代表论文的发表时间）

页数：共7页

页码：38-44