10GbpsLDPC编码器的FPGA设计

摘要：

该文针对准循环双对角结构的低密度奇偶校验(LDPC)码,提出了一种基于FPGA的高吞吐量编码器实现方法.提出了一种快速流水线双向递归编码算法,能显著提高编码速度；同时设计了一种行间串行列间并行的处理结构计算中间变量,在提高编码并行度的同时可有效减少存储资源的占用量；设计还针对多帧并行编码的情况优化了存储结构,有效复用了数据存储单元和RAM地址发生器,进一步提高FPGA的资源利用率.对一组码长为2304的IEEE 802.16e标准LDPC码,在Xilinx XC4VLX40芯片上,该方法可实现时钟频率200 MHz,信息吞吐量达10 Gbps以上的编码器,且占用不超过15％的芯片逻辑资源和50％左右的RAM存储资源.

关键词：低密度奇偶校验(LDPC)码、编码器、高吞吐量

所属期刊栏目：33

分类号：TN911.22

资助基金：新一代宽带无线移动通信网重大专项2009ZX03003-011,010ZX03003-003;国家自然科学基金60972046,61001130;通信网信息传输与分发技术重点实验室开放课题ITU-U1007资助课题

在线出版日期：2012-03-30（万方平台首次上网日期，不代表论文的发表时间）

页数：共6页

页码：2942-2947