CMOS集成时钟恢复电路设计
该文设计了一个集成时钟恢复电路,恢复时钟的频率为125MHz.通过采用电流相减技术等补偿措施,很大程度上降低了振荡器的压控增益,从而在不影响电路性能的前提下大大地降低了芯片面积.本设计采用0.25μm标准CMOS工艺实现,有效芯片面积小于0.2mm2,功耗仅10mW.在各种工艺角、温度以及供电电源条件下的仿真结果均表明,该电路相位偏差小于200ps,时钟抖动的峰峰值小于150ps.该文对一个采用本时钟恢复电路的100MHz PHY系统进行流片、测试,验证了时钟恢复电路能够正常工作.
时钟恢复、100MHz PHY、Hogge鉴相器、锁相环
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TN432(微电子学、集成电路（IC）)
2007-07-16（万方平台首次上网日期，不代表论文的发表时间）
共4页
1496-1499
