适于低延迟通信数据链抗干扰传输架构

摘要：

为满足通信数据链对抗信道误码干扰能力以及低延迟传输特性的需求,设计并实现了一种满足高速信号实时处理要求的低延迟通信数据链数据抗干扰传输架构.通过深入分析算法数学原理,采用全并行流水架构设计,利用深度流水线切割结构中较长组合逻辑路径,在适当增加少量存储器资源开销基础上,大幅度提高了系统工作频率.实验结果表明本文所设计的架构硬件资源消耗少,延迟低,速度快,最高可以实现超过400MPSP处理样本的数据吞吐量,系统实际运算值与理论值完全一致,具有高可靠性.

关键词：通信数据链、低延迟、架构设计、并行化、FPGA

所属期刊栏目：12

分类号：TN919.81

在线出版日期：2017-08-07（万方平台首次上网日期，不代表论文的发表时间）

页数：共6页

页码：289-294