基于Karatsuba和Vedic算法的快速单精度浮点乘法器

摘要：

针对现有的单精度浮点乘法器存在运算速度慢的问题,该文设计了一种融合Karatsuba算法和Vedic算法两者优点的快速单精度浮点乘法器.该文利用Karatsuba算法减少单精度浮点乘法器的乘法运算次数,将24 bit尾数的乘法运算分解为少位数乘法运算,获得基于3 bit和4 bit的尾数乘法架构;进一步地,利用Vedic算法对单精度浮点乘法器的尾数乘法架构进行优化,利用复杂度低、速度快的加法器实现了Karatsuba算法分解后的3 bit和4 bit的两个基本乘法运算,提高了运算速度.仿真及FPGA验证结果表明,该文设计的单精度浮点乘法器相对于基于传统的Karatsuba算法的单精度浮点乘法器、基于Vedic算法的单精度浮点乘法器,其最大运行时钟频率分别提高了约5倍和2倍.

关键词：Karatsuba算法、乘法运算、最大运行时钟频率、单精度浮点乘法器、Vedic算法

所属期刊栏目：50

分类号：TP332(计算技术、计算机技术)

资助基金：中央高校基本科研业务费专项;羊城创新创业领军人才支持计划;在此表示感谢

在线出版日期：2021-06-09（万方平台首次上网日期，不代表论文的发表时间）

页数：共7页

页码：368-374