65 nm闪存芯片擦除时间退化的优化设计

摘要：

随着制造工艺进入65 nm节点,闪存的可靠性问题也越来越突出,其中闪存芯片擦除速度随着擦写循环的增加出现明显退化.该文从单个存储器件的擦写退化特性入手,详细讨论了隧穿氧化层缺陷的产生原因、对器件性能的影响及其导致整个芯片擦除时间退化的内在机理,并提出针对性的优化方案:采用阶梯脉冲电压擦写方式减缓存储单元退化;对非选中区块进行字线浮空偏置以抑制擦除时的阵列干扰.该文基于65 nm NOR Flash工艺平台开发了128 Mb闪存芯片,并对该方案进行了验证,测试结果表明,采用优化设计方案的芯片经过10万次擦写后的Sector擦除时间为104.9 ms,较采用常规方案的芯片(大于200 ms)具有明显的提升.

关键词：擦除退化、闪存、氧化层陷阱、可靠性、阶梯脉冲电压

所属期刊栏目：48

分类号：TN4;O47(微电子学、集成电路（IC）)

资助基金：国家自然科学基金61888102, 61821091

在线出版日期：2019-07-29（万方平台首次上网日期，不代表论文的发表时间）

页数：共6页

页码：492-497