基于BCH纠错算法的编解码器设计与实现

摘要：

随着NAND Flash存储单元的快速发展,存储密度增加使得器件的出错概率增加,为此提出了一种优化的BCH编解码器结构,编码和解码过程每个时钟周期可以并行处理16位数据,其中译码电路中的伴随式模块、错误位置多项式模块与钱氏(Chien)搜索模块采取三级流水线结构,纠错和检错阶段可以同时进行,有效地提高数据的处理速度和纠错速度.在完成电路的RTL设计后利用VCS工具完成了电路的仿真验证,结果表明在传输8 192 bit数据生成672校检因子情况下实现了 48位纠错,工作频率最高支持200 MHz.

关键词：NAND Flash、BCH码、钱氏搜索、流水线结构、编解码

所属期刊栏目：48

分类号：TN492(微电子学、集成电路（IC）)

资助基金：国家自然科学基金62174150

在线出版日期：2022-06-21（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：42-46