基于FPGA的LVDS高可靠性传输优化设计

摘要：

针对LVDS高速链路传输过程中出现的误码及传输距离较短问题,分别从硬件和逻辑编码方面提出各自优化方案.硬件方面在LVDS发送端增加高速驱动器,接收端增加自适应线缆均衡器,可补偿信号在长距离传输过程中出现的衰减,还原双绞线中的畸变信号.在逻辑编码方面,对传统的10B8B编码方式进行改进,设计出一种具有自纠错能力的10B6B编码方式,不仅改善了双绞线中直流平衡状况,而且减小了LVDS传输过程中的误码率.优化后的LVDS接口与正常编码的LVDS接口相比,具有更远的传输距离,更小的误码率.该设计方法简单可靠,性能稳定,测试结果表明,可在48 m差分双绞线长度下以400 Mb/s速率实现零误码可靠传输.

关键词：LVDS、10B6B编码、时钟同步、误码率、驱动器、均衡器

所属期刊栏目：44

分类号：TP274(自动化技术及设备)

在线出版日期：2018-08-29（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：78-81,85