基于FPGA的高速串行数据收发接口设计

摘要：

针对传统ADC/DAC应用中采样数据并行传输存在线间串扰大、同步难等问题,设计了一种基于高速串行协议——JESD204B的数据收发接口.以Xilinx公司V7系列FPGA为核心控制单元设计电路,在单通道传输速率为6 Gb/s的条件下完成数据收发测试,验证了传输过程中数据的同步性、准确性及整体方案的可行性.设计结果表明,这种串行传输方式不仅解决了并行传输所带来的诸多问题,还降低了制板设计时PCB布线的复杂程度、减少了板层数量、节约了成本.

关键词：高速串行协议、JESD204B、数据传输接口设计、FPGA、模数/数模转换器

所属期刊栏目：43

分类号：TN911.73

在线出版日期：2017-06-30（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：48-51