基于FPGA的DSC高速译码器设计及实现

摘要：

采用易于FPGA实现的归一化最小和算法,通过选取合适的归一化因子,将乘法转化成移位和加法运算.在高斯白噪声信道下,仿真该译码算法得出最佳的译码迭代次数,并结合Xilinx XC7VX485T资源确定量化位数.然后基于该算法和这3个参数设计了一种全新的、高速部分并行的DSC译码器.该译码器最大限度地实现了译码效率、译码复杂度、FPGA资源利用率之间的平衡,并在Xilinx XC7VX485T芯片上实现了该译码器,其吞吐率可达197 Mb/s.

关键词：DSC译码器、FPGA、部分并行、归一化最小和算法

所属期刊栏目：42

分类号：TP368(计算技术、计算机技术)

在线出版日期：2016-09-29（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：39-43