10.3969/j.issn.0258-7998.2014.08.011
基于FPGA的实时视频缩放算法设计实现
通过权衡几种线性插值算法的显示效果和硬件可实现性,选择用双线性插值算法实现视频缩放,并在FPGA平台上以RAM FIFO架构作为该算法硬件实现的核心思想,设计主要包括数据缓存模块、系数产生模块以及整体控制模块.结果表明,该设计能够实现任意比例缩放,系统频率高,实时性好,缩放后显示清晰稳定,能够满足实际工程的应用要求.
视频缩放、FPGA、双线性插值、RAM_FIFO
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TN911.73
黑龙江省科技攻关项目GC12A305
2014-09-04(万方平台首次上网日期,不代表论文的发表时间)
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