BCH编译码器的FPGA设计及SoPC验证

摘要：

针对NAND Flash应用,完成了并行化BCH编译码器硬件设计.采用寄存器传输级硬件描述语言,利用LFSR电路、计算伴随式、求解关键方程、Chien搜索算法等技术方法完成了BCH编译码算法在FPGA上的硬件实现.相比于传统串行实现方案,采用并行化实现提高了编译码器的速度.搭建了基于SoPC技术的嵌入式验证平台,在Nios处理器的控制下能快速高效地完成对BCH编译码算法的验证,具有测试环境可配置、测试向量覆盖率高、测试流程智能化的特点.

关键词：并行化、BCH、FPGA、优化、SoPC

所属期刊栏目：38

分类号：TP391(计算技术、计算机技术)

资助基金：湖北省自然科学基金2011CDB272

在线出版日期：2012-10-29（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：15-17