高速可配置RSA密码协处理器的ASIC设计

摘要：

提出了一种基于嵌入式系统的高速、可配置RSA密码协处理器的ASIC设计方案,可实现256 bit到2 048 bit的RSA加密运算.为了提高运算速度,采用改进的高基模乘算法和流水线结构;为了消除协处理器与内存之间的通信速度瓶颈,使用DMA直接访问方式;同时,数据输入输出都使用双口存储体,形成加解密数据流,本文将该加解密协处理器简称为SPU(Streaming Processing Unit).

关键词：RSA、模乘算法、蒙哥马利乘法、专用集成电路、加解密协处理器

所属期刊栏目：35

分类号：TN409(微电子学、集成电路（IC）)

在线出版日期：2009-04-29（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：43-46