10.3969/j.issn.0258-7998.2007.05.042
并行CRC-32校验码生成算法研究及其实现
在分析串行结构CRC生成算法的基础上,提出了一种高效的8bit并行CRC-32校验码生成算法.利用该算法在特定FPGA芯片上实现了任意字节的CRC-32校验码的生成模块,该模块仅占用93个逻辑单元,最高数据吞吐量可达2 400Mbps.
并行、CRC-32、状态转移矩阵
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TP3(计算技术、计算机技术)
2007-06-25(万方平台首次上网日期,不代表论文的发表时间)
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