10.3969/j.issn.0258-7998.2007.01.060
3-DES IP核的VerilogHDL设计
首先介绍了3-DES算法的加密/解密原理,在此基础上,采用流水线技术,设计了一种高速的3-DES加/解密IP核,并用VerilogHDL语言描述其中的各个模块.为了能更好地与其他IP核互联,为该IP核设计了输入输出控制信号,同时将其下载到FPGA中进行验证,获得了良好的性能.
3-DES、IP、流水线
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TP3(计算技术、计算机技术)
2007-03-20(万方平台首次上网日期,不代表论文的发表时间)
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