10.3969/j.issn.0258-7998.2007.01.027
基于FPGA的高速并行Viterbi译码器的设计与实现
针对319卷积编码,提出一种Viterbi译码器的FPGA实现方案.该方案兼顾了资源消耗和译码效率,通过有效的时钟和存储介质复用,实现了高速并行的译码功能,并利用Verilog语言在Xilinx ISE 6.2中进行了建模仿真和综合实现.
Viterbi、译码、路径值、回溯
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TP3(计算技术、计算机技术)
2007-03-20(万方平台首次上网日期,不代表论文的发表时间)
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