SDH中E1/VC-12异步映射的设计与实现

摘要：

分析了同步数字体系中2.048Mbps支路信号E1异步映射进VC-12的过程,并根据正/零/负码速调整原理确定了缓冲存储器的容量和正负码速调整的判定门限.通过对异步FIFO读控制实现了此异步映射过程的正/零/负码速调整.同时,为了在异步时钟域之间可靠地传递数据,采用格雷码实现读时钟域对写指针的采样.该设计通过了功能仿真、综合及FPGA验证.

关键词：同步数字体系、异步映射、码速调整、异步FIFO、格雷码

所属期刊栏目：32

分类号：TN4(微电子学、集成电路（IC）)

在线出版日期：2006-07-21（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：117-120