基于RISC-V的神经网络加速器硬件实现

摘要：

针对第五代开放精简指令集(RISC-V)的人工智能(AI)处理器较少、先进的精简指令微处理器(ARM)架构供应链不稳定、自主可控性弱的问题,设计了以RISC-V处理器为核心的神经网络推理加速器系统级芯片(SoC)架构.采用开源项目搭建SoC架构;基于可变张量加速器(VTA)架构,完成深度神经网络加速器指令集设计;通过高级可扩展接口(AXI)连接处理器与VTA,并采用共享内存的方式进行数据传输;基于深度学习编译栈实现卷积运算和神经网络部署.试验结果表明,所设计的架构可灵活实现多种主流的深度神经网络推理任务,乘法累加单元(MAC)数目可以达到1 024,量化长度为有符号8位整数(INT8),编译栈支持主流神经网络编译,实现了修正后的ZFNet和ResNet20神经网络图像分类演示,在现场可编程逻辑门阵列(FPGA)电路上整体准确率分别达到 78.95％和 84.81％.

关键词：RISC-V、神经网络、可变张量加速器、通用矩阵乘、深度学习编译器

所属期刊栏目：23

分类号：TN495(微电子学、集成电路（IC）)

资助基金：江苏省产业前瞻与关键核心技术研发项目BE2021003

在线出版日期：2023-03-13（万方平台首次上网日期，不代表论文的发表时间）

页数：共6页

页码：68-73