应用于14 bit逐次逼近型ADC的前台数字校准算法

摘要：

介绍了一种应用于14 bit逐次逼近型模数转换器(SARADC)的前台数字校准算法.为了减少面积并提高匹配精度,采用了电容阵列式的数模转换器(DAC)架构;为了提高ADC的信噪比,采用了差分输入的结构;而针对电容阵列中电容失配对ADC性能的影响,提出了一种可存储、可对电容误差进行纠正的前台数字算法.使用接近理想的DAC阵列对失配较大的电容阵列进行误差纠正迭代,并通过1024次的累加迭代消除了噪声,得到了真实的电容权重.在校准之后,信噪失真比(SNDR)达到 了 82.4 dB,无杂散动态范围(SFDR)达到了 93.0 dB.

关键词：逐次逼近型模数转换器、前台数字校准算法、电容失配、全差分、分段电容数模转换器

所属期刊栏目：22

分类号：TN401;TN432(微电子学、集成电路（IC）)

资助基金：国家重点研发计划2018YFB2003302

在线出版日期：2022-11-07（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：31-35