10.16257/j.cnki.1681-1070.2022.0908
用于FPGA的高效可测性设计
近几年,现场可编程门阵列(FPGA)的设计和制造技术高速发展,对于FPGA的测试也成为了一个重要的问题,高效的可测性设计方案对于降低测试成本、提高测试覆盖率和测试效率起着决定性的作用.将FPGA的开关矩阵结构和可测性设计(DFT)技术相结合,实现了 FPGA定制电路知识产权(IP)核的高效测试方案,利用自动测试设备(ATE)证明其有效性和可实现性.该设计实例是基于高速串行计算机扩展总线标准(PCIe)展开,在传统DFT流程上结合FPGA架构特性演化出的一种新的可编程高效可测性设计.
FPGA、可测性设计、开关矩阵、PCIe、Tessent
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TN407(微电子学、集成电路(IC))
2022-10-09(万方平台首次上网日期,不代表论文的发表时间)
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