DDR3堆叠键合组件的信号完整性分析与优化

摘要：

对一种DDR3芯片堆叠键合的内存组件的封装和基板设计进行信号完整性分析和优化.采用在等效电路模型上进行参数扫描的方法,对基板DDR3传输线的分段阻抗和延时进行参数优化.结果表明,优化阻抗和延时的设计可使信号眼高增加,从而改善信号质量,其原因与容性负载补偿有关.从信号波形眼图和时序分析结果可知,该设计符合JEDEC标准.

关键词：内存组件、DDR3、芯片堆叠、信号完整性、阻抗

所属期刊栏目：20

分类号：TN405.97(微电子学、集成电路（IC）)

在线出版日期：2021-01-27（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：5-9