一款8位高速逐次比较型ADC的设计
基于CSMC 180 nm CMOS工艺,设计了一款8位逐次逼近(SAR)A/D转换器芯片.采用了改进型的DAC结构,不仅解决了最高位电容对SAR ADC速度的影响,而且提高了高速动态锁存比较器电路的效率.仿真结果表明,在输入信号为25 MHz,采样频率51 MS/s的条件下进行仿真,该A/D转换器的功耗为0.61 mW,FOM值为89 fJ/conv,信号噪声失真比(SNDR)为44.34 dB,无散杂动态范围(SFDR)为51.6 dB,有效位数(ENOB)为7.07 dB.在固定单位电容的结构中,只在差分结构两端最高位各增加一个寄存器资源的条件下,以增加0.05 mW的功耗代价,使速度相对于传统结构提高了一倍.
A/D转换器、高速、逐次逼近ADC、电容分裂、MSB电容减小
18
TN402(微电子学、集成电路（IC）)
2018-10-29（万方平台首次上网日期，不代表论文的发表时间）
共5页
15-19
