适用于10 Gbps以太网物理层收发器的变速箱电路设计

摘要：

提出一种新的变速箱电路的设计方法.在不降低变速箱两边数据传输比特率的前提下,使用电路中固定时钟源产生两个基础时钟,再通过这两个基础时钟组合成变速箱的输入时钟和输出时钟.其中组合后的时钟周期是不均等的,但是其平均周期值是定值,确保变速箱两边的传输比特率相等,从而解决在传输过程中数据的重复或者丢失问题,实现两边不同数据位宽的正确转换,可以广泛用于10 Gbps以太网的物理层收发器中的变速箱电路.

关键词：变速箱、不均等时钟周期、高速串行通信、Serdes

所属期刊栏目：15

分类号：TN402(微电子学、集成电路（IC）)

在线出版日期：2015-03-31（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：31-35