用于锁相环快速锁定的鉴频鉴相器设计

摘要：

针对鉴频鉴相器（PFD）的盲区现象对锁相环路的锁定速度的影响，设计了一种PFD结构，可以实现锁相环路的快速锁定。该结构在传统PFD的基础上，利用内部信号的逻辑关系进行逻辑控制，其输出特性呈现非线性；在输入相位差大于π时，抑制了复位脉冲的产生，避免了输入时钟边沿的丢失，有效消除了盲区，加快了锁相环的锁定速度。设计采用SMIC 0.18μm标准CMOS工艺，采用全定制设计方法对该PFD结构进行了设计、仿真分析和验证。结果表明，采用该PFD结构的锁相环，在400 MHz工作频率下锁定时间为2.95μs，锁定速度提高了34.27%。

关键词：鉴频鉴相器、锁相环、盲区、锁定时间

分类号：TN402(微电子学、集成电路（IC）)

在线出版日期：2014-07-02（万方平台首次上网日期，不代表论文的发表时间）

页数：共6页

页码：23-27,32