一种适于FPGA芯片的SRAM单元及外围电路设计

摘要：

静态存储器（SRAM）功耗是整个芯片功耗的重要组成部分，并且大规模SRAM的仿真在芯片设计中也相当费时。提出了一种基于40 nm CMOS工艺、适用于FPGA芯片的SRAM单元结构，并为该结构设计了外围读写控制电路。仿真结果表明，该结构的SRAM单元在保证正确的读写操作下，静态漏电电流远远小于同工艺下普通阈值CMOS管构造的SRAM单元。同时，为了FPGA芯片设计时大规模SRAM功能仿真的需要，为SRAM单元等编写了verilog语言描述的行为级模型，完成了整个设计的功能验证。

关键词：SRAM单元设计、漏电电流、行为级模型

分类号：TN402(微电子学、集成电路（IC）)

在线出版日期：2014-05-28（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：17-19,48