设计和表征一个65 nm抗辐射标准单元库*

摘要：

　　提出了一个基于商用65 nm工艺在晶体管级设计抗辐射数字标准单元库的方法。因为当C单元的两个输入是不同的逻辑值时输出会进入高阻模式，并保持输出逻辑电平不变，而当输入端有相同的逻辑值时，C单元的功能就像一个反相器的特性。因此它有把因为辐射粒子引起的单粒子翻转（SEU）效应或单粒子传输（SET）效应所产生的毛刺滤除掉的能力。在这个标准单元库中包含了在晶体管级使用C单元设计了抗辐射的触发器，以便于芯片设计者可以使用这个库来设计具有更高抗辐射能力和减小面积、功耗和延迟的芯片。在最后为了能表征标准单元在硅片上的延迟特性，一个基于环形振荡器的芯片结构用来测量每个单元的延迟，以及验证抗辐射能力。延迟测量结果跟版图后仿真结果偏差在10%以内。

关键词：抗辐射设计方法、C单元、单粒子效应、三重冗余、标准单元、表征、延迟

分类号：TN402(微电子学、集成电路（IC）)

资助基金：国家自然科学基金项目61176096

在线出版日期：2013-08-23（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：13-17