一种低功耗64倍降采样多级数字抽取滤波器设计

摘要：

经典多级结构的数字抽取滤波器占用系统大量的功耗与面积资源,文章设计的改进型64倍降采样数字抽取滤波器采用由级联积分梳状滤波器、补偿FIR滤波器和半带滤波器组成,在保持∑-△ ADC转换精度的约束下,实现了最大程度降低系统功耗与面积的设计目标.在多级级联积分梳状(CIC)滤波器的设计中,充分运用置换原则以优化各级级数并采用非递归结构实现方式,同时将多相结构运用到补偿滤波器与半带滤波器中,获得电路功耗与面积的明显降低.将∑-△调制器输出信号作为测试激励,通过Matlab系统仿真、FPGA验证与FFT信号分析,得到的输出数据信噪比达到15bit有效位数精度,且系统速度满足要求.

关键词：CIC滤波器、降采样、功耗、信噪此

所属期刊栏目：10

分类号：TN713(基本电子电路)

在线出版日期：2010-10-25（万方平台首次上网日期，不代表论文的发表时间）

页数：共6页

页码：21-26