百万门系统级芯片的后端设计

摘要：

采用0.18 μm及以下工艺设计高性能的VLSI芯片面临着诸多挑战,如特征尺寸缩小带来的互联线效应、信号完整性对芯片时序带来的影响、时序收敛因为多个设计变量的相互信赖而变得相当复杂,使百万门级芯片版图设计师需深入物理设计,选用有效EDA工具,结合电路特点开发有针对性的后端设计流程.文章介绍了采用Synopsys公司Astro后端工具对一款百万门级、基于0.18 μm工艺SoC芯片后端设计的过程,分为后端设计前的数据准备、布局规划、电源设计、单元放置及优化、时钟树综合、布线等几个阶段进行了重点介绍.同时考虑到深亚微米工艺下的互联线效应,介绍了如何预防串扰问题以及在整个布局布线过程中如何保证芯片的时序能够满足设计要求.

关键词：时钟树、串扰、时序分析、时序优化

所属期刊栏目：10

分类号：TN402(微电子学、集成电路（IC）)

在线出版日期：2010-08-26（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：25-29