SRAM静态低功耗设计

摘要：

在标准的Fabless CMOS工艺线上,由于没有对静态存储器生产进行过专门的工艺优化,在有大规模SRAM嵌入设计的ASIC与SoC电路中,静态电流较大.文章讨论了静态存储器单元静态漏电模式,采用了国内某标准CMOS工艺线提供的0.25 μm SPICE模型,使用HSPICE软件对六管静态存储器单元的静态漏电进行了模拟,介绍了一种高可靠、基于0.25μm标准CMOS工艺的低功耗静态存储器设计的解决方案,适用于要求低待机功耗的标准静态存储器、嵌入式静态存储器电路设计.

关键词：静态存储器、静态漏电、低功耗、SRAM、Isb

所属期刊栏目：8

分类号：TN402(微电子学、集成电路（IC）)

在线出版日期：2009-02-06（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：16-19