一种32位高速浮点乘法器设计

摘要：

文章介绍一种32位浮点乘法器软IP的设计,其部分积缩减部分采用修正Booth算法,部分积加法采用4-2压缩树结构,最终carry,sum形式部分积采用进位选择加法器完成,乘法器可以进行32位浮点数或24位定点数的乘法运算.采用VerilogHDL RTL级描述,采用SMIC 0.18μm工艺库进行综合,门级仿真结果表明乘法器延时小于4.05ns.

关键词：浮点乘法器、Booth编码、4-2压缩器、进位选择加法器

所属期刊栏目：8

分类号：TN702(基本电子电路)

资助基金：国防科技重点实验室基金赞助项目51433020105DZ6801

在线出版日期：2008-12-02（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：35-38