10.3969/j.issn.1681-1070.2007.04.005
数字集成电路测试矢量的生成
电路的日益复杂和集成度的不断提高,使测试已成为集成电路设计中费用最高、难度最大的一个环节.文章主要讨论了测试中伪随机测试矢量的生成,并提出了改进其周期的办法,从而大大提高了故障的覆盖率.最后通过硬件描述语言Verilog在QuartusⅡ软件下进行仿真,验证了其正确性.
随机测试序列、硬件描述语言Verilog、同余伪随机序列、线性反馈移位寄存器
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TN431.2(微电子学、集成电路(IC))
2007-06-04(万方平台首次上网日期,不代表论文的发表时间)
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18-20,48