ASIC设计中时钟偏移分析

摘要：

目前的ASIC设计中,时钟偏移对同步数字电路的影响越来越大,它也越来越受到高速电路设计者的关注,因此如何解决它给电路带来的不利影响成了设计中的重要挑战.文章分析了时钟偏移的产生机理,然后提出了怎样使用CTS在时钟树中插入不同驱动能力的缓冲器,以平衡时钟网络,最后还分析了如何利用有用的时钟偏移来改善电路的时序.

关键词：ASIC、时钟偏移、时钟树、CTS

所属期刊栏目：6

分类号：TN402(微电子学、集成电路（IC）)

在线出版日期：2006-06-06（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：26-28,25