10.3969/j.issn.1681-1070.2005.05.007
8位高速RISC微处理器的设计
本文按照自上而下的系统级设计思想,进行系统功能结构的划分.利用Verilog HDL进行寄存器传输级的描述,完成了与其他同类产品兼容的,具有取指、译码、执行和回写四级流水线,一条指令只用一个时钟周期(个别跳转指令例外)的RISC微处理器IP软核的设计.并通过版图设计的考虑,探讨了提高所设计微处理器的时钟速度的方法.
RISC、处理器、高速
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TN402(微电子学、集成电路(IC))
北京市教委科技发展计划项目
2005-08-18(万方平台首次上网日期,不代表论文的发表时间)
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