0.4～0.25μm时代的栅氧化膜形成技术

摘要：

@@ 1前言对于MOS晶体管的栅氧化膜来说,按照高集成化、高性能化的比例要求,在采用0.35μm工艺技术的64MDRAM中,要求薄膜减薄到10nm,而在0.25μm的256MDRAM中则要减薄到8nm.对于高性能CMOS逻辑电路来说,在薄膜化方面的要求比DRAM还要早一个时代,对于0.25μm工艺来说,则要求使用6nm这样极薄的氧化膜.

机标关键词：时代、栅氧化膜、膜形成、高性能化、逻辑电路、工艺技术、薄膜化、晶体管、集成化

所属期刊栏目：2

分类号：TN4;TN3

在线出版日期：2005-08-18（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：39-42,50