基于Verilog HDL的并行序列检测器设计

摘要：

Verilog HDL是目前世界上应用最广泛硬件描述语言之一,它的最大优点是设计与工艺分离,设计者在电路设计时可以不必过多考虑工艺实现的具体细节,只需根据系统设计要求,实加不同约束条件,即可设计出实际电路.本文应用Verilog HDL硬件描述语言设计并行序列检测器,当输入并行序列连续出现"10010"时输出高电平,并与常见的序列检测器设计方法比较,设计算法完善,包括所有出现的状态,应用Modelsim se6.5进行功能仿真验证,经过仿真验证,设计正确.

关键词：Verilog HDL、状态机、序列检测器

在线出版日期：2020-09-25（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：23-25,8