基于FPGA双振荡电路定时器的设计

摘要：

考虑冲击环境下定时器会遇到的问题,并分析了单一的晶体振荡器和谐振振荡器都不能很好地满足抗冲击性和高精度两方面要求,因此提出了一种基于FPGA设计的双振荡定时器。此定时器能有效地解决爆破作业中延时雷管起爆精度和抗冲击性能之间的矛盾。更主要的是CPLD的时序比集成芯片更加容易控制。在FPGA实现,该设计的定时精度达到纳秒级,很好地满足系统性能要求。本方法具有结构简单、成本低、可靠性高、精度高等优点。

关键词：定时器、分频、FPGA、抗冲击性

分类号：TN710(基本电子电路)

在线出版日期：2012-05-05（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：42-45