10.3969/j.issn.1000-8519.2009.04.018
32位RISC处理器中系统控制协处理器的设计与实现
介绍了基于MIPS体系结构的系统控制协处理器设计与实现,整体结构主要包括翻译后援缓冲器、协处理器控制单元、中断例外管理单元以及协处理器寄存器单元.设计使用可综合的Verilog HDL语言描述,采用Altera公司的QuartusⅡ7.2开发软件及该公司的StratixⅡFPGA器件验证实现,并主要完成了协处理器寄存器的读/写,虚拟/物理地址的转换,以及对RISC处理器的中断例外控制等功能,同时通过仿真验证其功能的正确性.
系统控制协处理器、RISC处理器、中断例外处理、存储管理
TP302.2(计算技术、计算机技术)
2009-05-12(万方平台首次上网日期,不代表论文的发表时间)
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