500 MS/s 12位流水线ADC的设计研究

摘要：

在超高速高精度模数转换器(ADC)设计中,低压运算放大器及其数字辅助校准算法至关重要.基于40 nm CMOS工艺、工作电压1.1 V,设计了一款500 MS/s、12位流水线ADC.系统采用前端无采保结构及低压级间运算放大器以降低系统功耗.本文提出了一种基于数字检测的算法校准级间增益和电容失配误差,使用较小的面积和功耗有效提高了 ADC的整体性能.本数字校准方案将ADC的差分非线性(DNL)和积分非线性(INL)从2.4 LSB和5.9 LSB降低为1.7 LSB和0.8 LSB.对于74.83 MHz的正弦信号,校准技术分别实现了63.14 dB的信号-失真噪声比(SNDR)和75.14 dB的无杂散动态范围(SFDR),功耗为123 mW,满足设计指标,证明了带有数字校正的低压流水线ADC设计的有效性.

关键词：低压运算放大器、流水线ADC、级间增益误差、电容失配

所属期刊栏目：36

分类号：TN432;TN453(微电子学、集成电路（IC）)

资助基金：国家重点研发计划2018YFB2003302

在线出版日期：2022-07-18（万方平台首次上网日期，不代表论文的发表时间）

页数：共9页

页码：130-138