LDPC码的多路并行编码器实现

摘要：

针对空间数据系统咨询委员会(CCSDS)标准下低密度奇偶校验(LDPC)码编码器低硬件实现复杂度的应用需求,提出一种适用于不同码长、码率LDPC码的多路并行编码器实现架构.该架构通过重复利用编码器中的存储单元,将矩阵信息共享到所有并行的运算单元中从而提高资源利用率.进一步,在现场可编程门阵列(FPGA)平台上验证并测试码率分别为1/2、2/3及4/5的单路和多路编码器,测试结果表明采用多路并行架构的编码器吞吐量比单路编码器有明显的提高且均达到1 Gbps以上;与达到基本相同吞吐量的单路多组编码器相比,其查找表资源分别减少40％、44％和46％.该架构充分利用FPGA的存储资源进而有效降低硬件实现复杂度.

关键词：低密度奇偶校验码;编码器;多路并行;现场可编程门阵列

所属期刊栏目：35

分类号：TN911.2

资助基金：国家自然科学基金61671324

在线出版日期：2021-11-17（万方平台首次上网日期，不代表论文的发表时间）

页数：共7页

页码：83-89