基于FPGA/Nios-Ⅱ的矩阵运算硬件加速器设计

摘要：

针对复杂算法中矩阵运算量大,计算复杂,耗时多,制约算法在线计算性能的问题,从硬件实现角度,研究基于FPGA/Nios-Ⅱ的矩阵运算硬件加速器设计,实现矩阵并行计算.首先根据矩阵运算的算法分析,设计了矩阵并行计算的硬件实现结构,并在Modelsim中进行功能模块的仿真,然后将功能模块集成一个自定制组件,并通过Avalon总线与NiosⅡ主处理器通信,作为硬件加速器.最后在FPGA芯片中构建SoPC系统,并在Altera DE3开发板中进行矩阵实时计算测试.测试结果验证了基于FPGA/Nios-Ⅱ矩阵运算硬件加速器的正确性、可行性以及较高的计算性能.

关键词：FPGA/Nios-Ⅱ、矩阵运算、硬件加速器、并行计算、实时测试验

所属期刊栏目：25

分类号：TP273(自动化技术及设备)

资助基金：国家杰出青年科学基金60725311;国家自然科学基金90820302,61034001

在线出版日期：2011-08-15（万方平台首次上网日期，不代表论文的发表时间）

页数：共7页

页码：377-383