面向Avalon总线的AES-128/192/256 IP核的设计与实现

摘要：

以AES-128、AES-192及AES-256算法的相似性为基础,设计了一个可时分复用的AES-128/192/256 IP核,并针对Avalon总线接口规范,设计了相应接口及其地址空间的映射,使该IP核能够方便的作为Nios II系统自定义组件使用.该设计以精简硬件结构为目标,与传统的以吞吐率为目标的流水线模式AES加/解密系统相比,具有消耗硬件资源小,性价比突出的优点.同时利用FPGA的片上存储模块加快读写速度,在S盒的设计上采用可重构技术,并使整个设计具有了更高的安全性、可靠性与灵活性.该IP核采用硬件描述语言Verilog设计,利用QUARTUS II 8.0进行了综合和布线,最终以Altera公司的EP2C20F484C6芯片为下载目标,其时序仿真可正常运行在100 MHz的时钟频率下,该IP核可广泛应用于信息安全领域.

关键词：Avalon总线、AES-128/192/256、IP核、Nios II

所属期刊栏目：33

分类号：TN431.2(微电子学、集成电路（IC）)

资助基金：云南省教育厅科学研究基金重点项目09C0011

在线出版日期：2010-09-21（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：70-73