10.3969/j.issn.1002-7300.2008.03.027
Viterbi译码器全并行IP核的研究与实现
在无线数传设备中,为了提高数据传输的可靠性,往往采用卷积编码.这就要用到Viterbi译码器,而市面上的国外厂商提供的IP核价格昂贵,且可移植性差,为此需要掌握核心技术,自主开发.本文介绍了Viterbi译码的原理及应用,对Viterbi译码的算法,实现结构进行了深入研究,提出了采用乒乓RAM全并行的译码方式.并对算法进行优化并用FPGA实现,采用Qaurtus Ⅱ作为布线工具,同时用modelsim进行了综合后仿真,译码速度达到100MHz,并且在要求的信噪比条件下,误码率和理论值吻合.
Viterbi、分支度量、加比选、回溯、全并行
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TN919.3
2008-07-14(万方平台首次上网日期,不代表论文的发表时间)
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