10.3969/j.issn.1002-7300.2008.02.028
基于FPGA的矩阵乘法器优化设计
目前FPGA(field programmable gate array)在许多信号处理领域有了越来越多的应用,其中有不少是应用于矩阵的运算与变换.通过使用新一代FPGA中嵌入的DCM(digital clock manager)模块,可以针对矩阵运算的特点,对实现矩阵运算的硬件结构进行优化,从而大幅的降低在FPGA中实现矩阵运算所占用的硬件资源.本文以 3×3矩阵乘法器为例对此类优化设计进行了详细介绍.
FPGA、DCM、矩阵运算
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TN927.2
2008-05-21(万方平台首次上网日期,不代表论文的发表时间)
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