10.3969/j.issn.1002-7300.2007.05.012
组合电路可测试性技术的研究
随着集成电路设计规模的不断增大,在芯片中特别是系统芯片SOC(system on a chip)中组合电路的可测试性设计方法变得越来越重要.本文采用内建自测试技术对组合电路进行可测试性设计,详细分析了组合电路内建自测试的实现原理.通过将测试生成及响应分析逻辑置入电路内部,提高了电路的可控制性和可观察性,从而可使该电路的测试和诊断快速而有效.最后对8位行波进位加法器的内建自测试设计过程进行了详细分析,并通过MAX+pluslI将其实现.
组合电路、内建自测试、线性反馈移位寄存器
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TP311(计算技术、计算机技术)
2007-08-20(万方平台首次上网日期,不代表论文的发表时间)
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